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Micron Document

<!DOCTYPE html>

</head>

</header>

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<div id="mw-content-text" class="mw-body-content mw-content-ltr" lang="de" dir="ltr"><div class="mw-content-ltr mw-parser-output" lang="de" dir="ltr"><p><b>Scan Test</b> bezeichnet bei digitalen Schaltungen ein Verfahren zum Testen auf fertigungsbedingte Schäden.

</p><p>Um Fehler in digitalen <a href="Integrierte_Schaltung" class="mw-redirect" title="Integrierte Schaltung">integrierten Schaltungen</a> zu finden, schlugen Kobayashi et al. in Japan 1968 vor, zum Testen in einem speziellen „Test-Mode“ sämtliche im Entwurf verwendeten (<a href="Synchroner_Schaltkreis" title="Synchroner Schaltkreis">synchron getakteten</a>) Flipflops zu einem <i>Scan-Path</i> (deutsch: Scan-Pfad) hintereinander zu schalten.<sup id="cite_ref-1" class="reference"><a href="#cite_note-1"><span class="cite-bracket">[</span>1<span class="cite-bracket">]</span></a></sup> Das erste und letzte Flip-Flop sind mit einem speziellen Ein- bzw. Ausgang in die Schaltung verbunden. Mit einer Modus-Steuerung kann jetzt zwischen einem <i>Shift-Betrieb</i> und einem <i>Normalbetrieb</i> umgeschaltet werden. Im Shift-Betrieb können bestimmte Testmuster in die Schaltung hineingeschoben und ausgelesen werden. Danach kann z. B. ein Takt im Normalbetrieb laufen, um anschließend das Ergebnis im Shift-Betrieb auszulesen. Bei gegebenem Eingangsbitmuster wird ein bestimmtes Ausgangsbitmuster erwartet. Dieser Vorgang wird so oft wiederholt, bis mit den eingespielten <a href="Entwurfsmuster" title="Entwurfsmuster">Pattern</a> ein vorher bestimmter größtmöglicher Anteil der Logik getestet, d. h., eine möglichst hohe <a href="Testabdeckung" title="Testabdeckung">Testabdeckung</a> erreicht worden ist. Wird bei einem Test nicht das erwartete Ausgangsmuster ausgegeben, wird ein struktureller Fehler angenommen, der zum Aussortieren der Schaltung führt.

</p><p>Sämtliche Elemente dieses Testverfahrens, das Erzeugen der Hintereinanderschaltung (<i>scan chain</i>) und die Generierung von Eingangsmustern zum Einspeisen und Ausgangsmuster für den Vergleich werden von Software-Werkzeugen übernommen, meist im Rahmen der <a href="Synthesetool" title="Synthesetool">Synthese</a> und ATPG (<i>automatic test pattern generation</i>). Hiermit kann eine <a href="Fehler_in_elektronischen_Schaltungen" title="Fehler in elektronischen Schaltungen">Fehler</a>-Testabdeckung von nahezu 100 % erreicht werden.<sup id="cite_ref-2" class="reference"><a href="#cite_note-2"><span class="cite-bracket">[</span>2<span class="cite-bracket">]</span></a></sup>

</p><p>Die Vorschläge von Kobayashi et al. wurden 1975 von S. Funatsu et al. veröffentlicht und bei <a href="NEC_Corporation" title="NEC Corporation">NEC</a> implementiert.<sup id="cite_ref-3" class="reference"><a href="#cite_note-3"><span class="cite-bracket">[</span>3<span class="cite-bracket">]</span></a></sup><sup id="cite_ref-4" class="reference"><a href="#cite_note-4"><span class="cite-bracket">[</span>4<span class="cite-bracket">]</span></a></sup> Über die <a href="Joint_Test_Action_Group" title="Joint Test Action Group">JTAG</a> flossen die Ideen über den <a href="Boundary_Scan_Test" title="Boundary Scan Test">Boundary Scan Test</a> ab 1990 in den <a href="Institute_of_Electrical_and_Electronics_Engineers" title="Institute of Electrical and Electronics Engineers">IEEE</a>-Standard 1149.1 ein.<sup id="cite_ref-5" class="reference"><a href="#cite_note-5"><span class="cite-bracket">[</span>5<span class="cite-bracket">]</span></a></sup>

</p>

<div class="mw-heading mw-heading2"><h2 id="Siehe_auch">Siehe auch</h2></div>

<ul><li><a href="Boundary_Scan_Test" title="Boundary Scan Test">Boundary Scan Test</a></li></ul>

<div class="mw-heading mw-heading2"><h2 id="Einzelnachweise">Einzelnachweise</h2></div>

<li id="cite_note-1"><span class="mw-cite-backlink"><a href="#cite_ref-1">↑</a></span> <span class="reference-text">T. Kobayashi, T. Matsue, and H. Shiba: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Flip-Flop Circuit with FLT Capability</cite>. In: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Proc.IECEO Conference</cite>. 1968, <span style="white-space:nowrap">S.<span style="display:inline-block;width:.2em"> </span>962</span> (englisch).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Abook&rfr_id=info:sid/de.wikipedia.org:Scan+Test&rft.atitle=Flip-Flop+Circuit+with+FLT+Capability&rft.au=T.+Kobayashi%2C+T.+Matsue%2C+and+H.+Shiba&rft.btitle=Proc.IECEO+Conference&rft.date=1968&rft.genre=book&rft.pages=962" style="display:none"> </span></span>

</li>

<li id="cite_note-2"><span class="mw-cite-backlink"><a href="#cite_ref-2">↑</a></span> <span class="reference-text"><span class="cite">Oliver Schrape: <a rel="nofollow" class="external text" href="https://publishup.uni-potsdam.de/opus4-ubp/frontdoor/deliver/index/docId/58932/file/schrape_diss.pdf"><i>Methodology for Standard Cell-based Design and Implementation of Reliable and Robust Hardware Systems.</i></a> (PDF) In: <i>Dissertation.</i> <a href="Universit%C3%A4t_Potsdam" title="Universität Potsdam">Universität Potsdam</a>, 17. Februar 2023, <span style="white-space:nowrap;">S. 21</span>,<span class="Abrufdatum"> abgerufen am 28. März 2025</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AScan+Test&rft.title=Methodology+for+Standard+Cell-based+Design+and+Implementation+of+Reliable+and+Robust+Hardware+Systems&rft.description=Methodology+for+Standard+Cell-based+Design+and+Implementation+of+Reliable+and+Robust+Hardware+Systems&rft.identifier=https%3A%2F%2Fpublishup.uni-potsdam.de%2Fopus4-ubp%2Ffrontdoor%2Fdeliver%2Findex%2FdocId%2F58932%2Ffile%2Fschrape_diss.pdf&rft.creator=Oliver+Schrape&rft.publisher=%5B%5BUniversit%C3%A4t+Potsdam%5D%5D&rft.date=2023-02-17&rft.language=en"> </span></span>

</li>

<li id="cite_note-3"><span class="mw-cite-backlink"><a href="#cite_ref-3">↑</a></span> <span class="reference-text">S. Funatsu, N. Wakatsuki, T. Arima: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Test Generation Systems in Japan</cite>. In: <cite class="lang" lang="en" dir="auto" style="font-style:italic">Proc. Design Automation Conf.</cite> 1975, <span style="white-space:nowrap">S.<span style="display:inline-block;width:.2em"> </span>114–122</span> (englisch).<span class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Abook&rfr_id=info:sid/de.wikipedia.org:Scan+Test&rft.atitle=Test+Generation+Systems+in+Japan&rft.au=S.+Funatsu%2C+N.+Wakatsuki%2C+T.+Arima&rft.btitle=Proc.+Design+Automation+Conf.&rft.date=1975&rft.genre=book&rft.pages=114-122" style="display:none"> </span></span>

</li>

<li id="cite_note-4"><span class="mw-cite-backlink"><a href="#cite_ref-4">↑</a></span> <span class="reference-text"><span class="cite">Cheng-Wen Wu: <a rel="nofollow" class="external text" href="https://citeseerx.ist.psu.edu/document?repid=rep1&type=pdf&doi=0867d5696541661bacab05ae8dcbaa77a33b1400"><i>Chapter 7 Design for Testability.</i></a> Lab for Reliable Computing (LaRC), EE, NTHU, 2002, <span style="white-space:nowrap;">S. 7-7</span>,<span class="Abrufdatum"> abgerufen am 28. März 2025</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AScan+Test&rft.title=Chapter+7+Design+for+Testability&rft.description=Chapter+7+Design+for+Testability&rft.identifier=https%3A%2F%2Fciteseerx.ist.psu.edu%2Fdocument%3Frepid%3Drep1%26type%3Dpdf%26doi%3D0867d5696541661bacab05ae8dcbaa77a33b1400&rft.creator=Cheng-Wen+Wu&rft.publisher=Lab+for+Reliable+Computing+%28LaRC%29%2C+EE%2C+NTHU&rft.date=2002&rft.language=en"> </span></span>

</li>

<li id="cite_note-5"><span class="mw-cite-backlink"><a href="#cite_ref-5">↑</a></span> <span class="reference-text"><span class="cite"><a rel="nofollow" class="external text" href="https://www.ti.com/lit/an/ssya002c/ssya002c.pdf"><i>IEEE Standard 1149.1 (JTAG) Testability.</i></a> (PDF) Primer. <a href="Texas_Instruments" title="Texas Instruments">Texas Instruments</a>, 1997,<span class="Abrufdatum"> abgerufen am 27. März 2025</span> (englisch).</span><span style="display: none;" class="Z3988" title="ctx_ver=Z39.88-2004&rft_val_fmt=info%3Aofi%2Ffmt%3Akev%3Amtx%3Adc&rfr_id=info%3Asid%2Fde.wikipedia.org%3AScan+Test&rft.title=IEEE+Standard+1149.1+%28JTAG%29+Testability&rft.description=IEEE+Standard+1149.1+%28JTAG%29+Testability&rft.identifier=https%3A%2F%2Fwww.ti.com%2Flit%2Fan%2Fssya002c%2Fssya002c.pdf&rft.publisher=%5B%5BTexas+Instruments%5D%5D&rft.date=1997&rft.language=en"> </span></span>

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</ol></div><div><div class="zim-footer">

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</body></html>